İleri paketleme — Çok çipli paket teknolojileri

İleri paketleme (advanced packaging, gelişmiş paketleme), birden fazla çip kalıbının ara katman, gömülü köprü ya da dikey istifleme yoluyla tek bir pakette birleştirildiği üretim teknolojilerinin ortak adıdır. Kalıplar arasındaki bağlantılar klasik paketlere göre çok daha sık ve kısadır. Yapay zekâ hızlandırıcılarında, HBM (High Bandwidth Memory, yüksek bant genişlikli bellek) yığınlarında, sunucu işlemcilerinde ve yeni nesil optik bağlantılarda kullanılır. Önemi, tek bir kalıbın büyüyebileceği fiziksel sınıra ulaşılmış olmasından ve işlemcinin belleğe ne kadar hızlı eriştiğinin başarımı belirlemesinden gelir. Dragonomi rapor özetlerinde TSMC’nin CoWoS kapasitesi, ASE Technology’nin LEAP gelirleri, Applied Materials, KLA ve Lam Research’ün ekipman büyümesi ve Çin’de yerli ikame anlatılırken sık geçer.

Nasıl çalışır

Bir çipin üretimi iki büyük aşamaya ayrılır. Ön uçta (front end) transistörler ve metal katmanlar silikon bir wafer üzerine işlenir. Arka uçta (back end) wafer kesilir, her kalıp bir pakete yerleştirilir ve paket ana karta bağlanacak hâle getirilir. Klasik paketlemede bu son adım tek bir kalıbı korumak, ısısını dağıtmak ve birkaç yüz ya da birkaç bin bağlantıyı dış dünyaya taşımaktan ibarettir.

İleri paketlemede paket, devrenin bir parçası olur. Bir paketin içinde birden fazla kalıp bulunur. Bunlar işlemci kalıpları, giriş-çıkış kalıpları ve bellek yığınları olabilir. Kalıplar birbirine binlerce, hatta milyonlarca ince bağlantıyla bağlanır. Bağlantılar milimetrelerce değil mikronlarca uzunlukta olduğu için sinyal daha az enerjiyle ve daha hızlı gider. Bu yaklaşıma chiplet (çipçik) mimarisi de denir. Tek büyük kalıp yerine küçük, ayrı üretilmiş kalıplar bir paket içinde tek çip gibi çalıştırılır.

Bağlantıyı mümkün kılan üç temel yapı vardır. İlki mikrobump (mikro lehim tümseği), yani kalıbın yüzeyindeki küçük lehim noktalarıdır. İkincisi RDL (redistribution layer, yeniden dağıtım katmanı), yani kalıbın ya da ara katmanın üzerine işlenen ince bakır hatlardır. Üçüncüsü silikonun içinden dikey geçen TSV’dir (through-silicon via, silikon içi geçiş yolu). Bu üç yapının nasıl birleştirildiği, paketin 2.5D mi yoksa 3D mi olduğunu belirler.

Bağlantıların sıklığı adım (pitch) ile ölçülür. Adım, iki komşu bağlantının merkezleri arasındaki mesafedir. Adım küçüldükçe aynı alana daha çok bağlantı sığar. Bu yüzden paketleme yol haritaları çoğunlukla mikron cinsinden adım hedefleriyle anlatılır.

2.5D ve 3D paketleme

2.5D paketleme, kalıpların yan yana durduğu yapıdır. Altlarında, aralarındaki yoğun bağlantıyı taşıyan bir ara katman ya da köprü bulunur. Kalıpların kendisi istiflenmez, ama bağlantı düzlemi klasik paket tabanından çok daha ince olduğu için "iki buçuk boyutlu" denir. TSMC’nin CoWoS (Chip-on-Wafer-on-Substrate) ailesi bu sınıfın bilinen örneğidir. Nvidia ve AMD hızlandırıcılarında işlemci kalıbı ile HBM yığınları aynı ara katmanın üzerinde yan yana oturur.

3D paketleme, kalıpların üst üste istiflenip dikey olarak birbirine bağlandığı yapıdır. HBM bunun en yaygın örneğidir. Birden fazla DRAM kalıbı bir taban kalıbın üzerine konur ve katmanlar TSV ile dikey olarak bağlanır. Mantık tarafında TSMC’nin SoIC (System on Integrated Chips) teknolojisi ve Intel’in Foveros’u işlemci kalıplarını doğrudan üst üste bağlar. İki yaklaşım çoğu zaman aynı pakette birlikte bulunur. Bir hızlandırıcıda 3D istiflenmiş HBM yığınları, 2.5D bir ara katman üzerinde işlemcinin yanına yerleştirilir.

Üçüncü bir aile de fan-out (yayılmalı) paketlemedir. Burada kalıplar bir kalıp bileşiği içine gömülür ve bağlantılar ayrı bir ara katman olmadan doğrudan RDL ile kalıbın dışına yayılır. TSMC’nin InFO teknolojisi akıllı telefon işlemcilerinde bu yolu kullanır. Fan-out, 2.5D ile karıştırılabilir. Fark, fan-out’un genellikle daha az kalıbı ve daha düşük bağlantı yoğunluğunu hedeflemesidir.

Neden ortaya çıktı

İleri paketlemeyi zorunlu kılan üç sınır vardır.

Birincisi retikül sınırıdır. Litografi makineleri tek pozlamada wafer üzerinde ancak belli büyüklükte bir alanı desenleyebilir. Bu alana retikül denir. Standart bir retikül yaklaşık 26 x 33 mm, yani yaklaşık 858 mm² alan kaplar. Bir kalıp retikülden büyük olamaz. Yapay zekâ hızlandırıcıları bu sınıra çoktan dayandı. Daha fazla transistör isteyen tasarımcı, ikinci bir kalıp ekleyip ikisini paket içinde birleştirmek zorundadır. Paket boyutları bu yüzden "kaç retikül" cinsinden ifade edilir. TSMC’nin Nisan 2026 Kuzey Amerika Teknoloji Sempozyumu’nda seri üretimdeki en büyük CoWoS’un 5,5 retikül boyutunda olduğu aktarıldı. Bu, tek bir kalıbın sığabileceği alanın beş buçuk katı, yaklaşık 4.700 mm² demektir.

İkincisi bellek duvarıdır. İşlemcilerin hesaplama hızı belleğin veri taşıma hızından daha hızlı arttı. Bant genişliği yetmediğinde işlemci veri bekler. Çözüm, belleği işlemcinin hemen yanına koyup aralarına çok geniş bir yol açmaktır. HBM4 bunu sayısal olarak gösterir. JEDEC’in Nisan 2025’te yayımladığı JESD270-4 standardında bir yığının arayüzü 2.048 bit genişliğindedir ve pin başına 8 Gb/s’ye kadar hız tanımlanır. 2.048 x 8 = 16.384 Gb/s eder. Bu sayı 8’e bölündüğünde 2.048 GB/s, yani yaklaşık 2 TB/s bulunur. Standart yığın başına bağımsız kanal sayısını HBM3’teki 16’dan 32’ye çıkarır ve 4, 8, 12 ve 16 katlı yığınları tanımlar. Bu genişlikte bir yolu klasik bir paket tabanından geçirmek mümkün değildir. Yalnızca silikon ara katman ya da köprü bu sıklıkta hat taşıyabilir.

Üçüncüsü verim ekonomisidir. Büyük bir kalıpta tek bir kusur bütün kalıbı çöpe atar. Kalıp küçüldükçe üretim verimi yükselir. Tasarımı birkaç küçük kalıba bölmek, iyi kalıpları seçip birleştirmeye olanak tanır. Ayrıca her kalıp kendi işine uygun proses düğümünde üretilebilir. Hesaplama kalıbı en ileri düğümde, giriş-çıkış kalıbı daha ucuz bir düğümde yapılır.

Bu üç sınır birleşince ölçekleme yükünün bir kısmı transistör küçültmeden paketlemeye geçti. Sektör bu kaymayı "Moore sonrası ölçekleme" diye anar. TSMC 2026 sempozyumunda bugünkü teknolojinin, kıyas noktası olarak aldığı 2015 CoWoS’a göre 56 kat ara bağlantı yoğunluğu ve 5 kat enerji verimi sunduğunu söyledi.

Ara katman (interposer) ve köprüler

Ara katman (interposer), kalıpların altına yerleştirilen ve kalıplar arasındaki yoğun bağlantıyı taşıyan ince bir levhadır. Ara katmanın kendisi transistör içermez, yalnızca kablo görevi görür. Ama bu kablolar ön uç fabrikası hassasiyetinde işlendiği için klasik paket tabanına göre çok daha sık hat çizilebilir. Ara katmanın altında ise organik bir paket tabanı (substrate) bulunur. Bu taban çoğunlukla ABF (Ajinomoto Build-up Film) adlı yalıtkan filmle katman katman kurulur ve paketi ana karta bağlar.

Üç ana mimari vardır.

• Tek parça silikon ara katman. TSMC’nin CoWoS-S’i bu yoldur. Kalıplar, içinden TSV geçen büyük bir silikon levhanın üzerine oturur. Bağlantı yoğunluğu en yüksektir. Ama ara katman büyüdükçe kendisi de bir kalıp gibi verim kaybına uğrar ve pahalanır.
• RDL ara katman ve yerel silikon köprüler. TSMC’nin CoWoS-L’i bu yoldur. Paketin büyük kısmı organik RDL katmanlarıyla kurulur. Yalnızca yoğun bağlantı gereken yerlere küçük silikon köprüler (LSI, local silicon interconnect) gömülür. Köprüler TSV’yi korur, ama tek parça büyük silikon levhanın verim cezası ortadan kalkar. Nvidia’nın üretimi Hopper’daki CoWoS-S’ten Blackwell’deki CoWoS-L’e kaydı.
• Taban içine gömülü köprü. Intel’in EMIB’i (Embedded Multi-die Interconnect Bridge) bu yoldur. Küçük silikon köprüler doğrudan paket tabanının içine gömülür ve ayrı bir ara katman kullanılmaz.

CoWoS ailesinin üçüncü üyesi CoWoS-R’dir. Burada ara katman tamamen organik RDL katmanlarından oluşur ve silikon köprü kullanılmaz. Bağlantı yoğunluğu daha düşüktür, ama silikon maliyeti de yoktur.

Seçim, alan, verim ve maliyet arasında bir dengedir. Tek parça silikon en yüksek yoğunluğu verir, ama paket büyüdükçe ekonomisi bozulur. Köprü tabanlı yaklaşımlar silikonu yalnızca gereken yere koyar. Intel’in kendi iddiasına göre köprü kalıplarında wafer kullanımı yaklaşık %90’dır, büyük ara katmanlarda ise yaklaşık %60’tır. Fark, yuvarlak bir wafer’dan çok sayıda küçük dikdörtgen kesmenin, az sayıda büyük dikdörtgen kesmekten daha az kenar israfı yaratmasından gelir.

TSV ve TGV

TSV, silikonun içine açılan, bakırla doldurulan ve bir kalıbın ön yüzünü arka yüzüne bağlayan dikey deliktir. Üretimi birkaç adımdan oluşur. Önce silikona derin ve dar bir delik aşındırılır. Delik yalıtkan bir dielektrikle kaplanır. Ardından bakır kaplama ile doldurulur. Son olarak wafer arka yüzden inceltilir ve bakır uçlar açığa çıkar. HBM yığınlarında her DRAM katmanı bu yolla bir alttaki ve bir üstteki katmana bağlanır. Silikon ara katmanda ise TSV’ler üstteki kalıplardan gelen sinyalleri ve gücü alttaki tabana taşır.

TSV’nin üretimi ön uç araçlarına benzer araçlar ister. Lam Research ileri paketlemedeki güçlü yanlarını bakır kaplama, TSV aşındırma ve dielektrik dolgu olarak sayar. Bu yüzden ileri paketleme ekipman harcaması giderek WFE (wafer fabrikası ekipmanı) harcamasına benzer.

TGV (through-glass via, cam içi geçiş yolu), aynı işlevi silikon yerine camda gören dikey geçiştir. Cam çekirdekli paket tabanları ve cam ara katmanlar için geliştirilir. Camın çekiciliği, düz ve büyük levhalar hâlinde üretilebilmesi, ısıl genleşmesinin ayarlanabilmesi ve iyi elektriksel yalıtım sunmasıdır. Geometri verileri bu teknolojinin hâlâ silikon TSV’den kaba olduğunu gösterir. IMAPS’te yayımlanan bir çalışmada 3D Glass Solutions, 125 µm kalınlığındaki camda 12 µm çaplı TGV’leri 14 µm merkezden merkeze adımla gösterdi. IDTechEx ise TGV’lerin genellikle silikon TSV’den kalın ve geniş olduğunu vurgular. Kuruma göre verim, TGV güvenilirliği ve panel üretim maliyeti hâlâ belirleyici engellerdir.

HBM4 TSV’nin sınırlarını da gösterir. Yığın yüksekliği arttıkça her katman inceltilmeli ve TSV’ler daha sık yerleştirilmelidir. Standartlar bu yüzden toplam paket yüksekliğine sınır koyar. Bu sınırın hibrit bağlama takvimini nasıl belirlediği aşağıda ayrı bir bölümde anlatılıyor.

Kimler üretiyor ve pazar ne kadar

İleri paketleme yarı iletken değer zincirinde ön uç ile klasik arka uç arasında yeni bir halka oluşturdu. Bu halkada üç tür oyuncu var.

Birincisi dökümhanelerdir. TSMC, CoWoS, SoIC ve InFO’yu kendi dökümhane hizmetinin parçası olarak satar. Samsung ve Intel de kendi paketleme teknolojilerine sahiptir. İkincisi OSAT’lardır (outsourced semiconductor assembly and test, dış kaynaklı montaj ve test şirketleri). ASE Technology ve onun bünyesindeki SPIL, Amkor, Powertech ve Çin’de JCET bu gruptadır. Üçüncüsü bellek üreticileridir. SK hynix, Samsung ve Micron HBM yığınlamasını kendileri yapar.

Pazar büyüklüğü tanıma göre değişir. Yole Group’un iki ayrı çalışması farklı kapsamla hazırlanmıştır. İlkine göre ileri paketleme pazarı 2024’te 46,1 milyar dolardı ve 2030’da 79,4 milyar dolara ulaşacak, bu da yaklaşık %9,5 bileşik yıllık büyüme anlamına gelir. Daha yeni Market Monitor serisi ise 2025 için yaklaşık 54 milyar dolar verir. Yole bu seride kendi tabanına göre yaklaşık %18 yıllık büyüme bildirir ve pazarın 2031’de 100 milyar doları aşmasını, %12,4 bileşik büyüme bekler. Aynı çalışmada en hızlı büyüyen platform 2.5D ve 3D’dir. Yeni serinin eğrisi eski serinin 2030 tahmininin belirgin üstünde kalır. İki seriyi birbirine ekleyip büyüme oranı hesaplamak bu yüzden yanıltıcıdır. Fan-out ya da flip-chip gibi teknolojilerin "ileri" sayılıp sayılmadığı kurumdan kuruma, hatta aynı kurumun çalışmaları arasında değişir.

TSMC’nin kendi rakamları ölçeği gösterir. TSMC ileri paketlemenin gelirdeki payını 2024 için yaklaşık %8, 2025 için yaklaşık %10 olarak açıkladı. Şirket, bu işin brüt marjının şirket ortalamasının hafif altında olduğunu ve ortalamaya yaklaştığını söylüyor. TSMC’nin paketleme yatırımını nasıl raporladığı aşağıda ayrı bir alt bölümde anlatılıyor.

Paketleme neden ileri düğüm gibi fiyatlanıyor

Sektörde uzun süre geçerli olan varsayım, paketlemenin düşük marjlı bir yan hizmet olduğuydu. CoWoS bu varsayımı bozdu. Commercial Times kaynaklı ve TrendForce’un Nisan 2026’da aktardığı veriye göre bir CoWoS wafer’ının ortalama satış fiyatı yaklaşık 10.000 dolardır. Bu, 7 nm sınıfı bir ileri süreç wafer’ının fiyatına yakındır. JPMorgan’ın Nisan 2025 tahmini de 10.000-12.000 dolar bandındadır. Rakamlar ikincil kaynaklıdır, ama yönü açıktır. İleri paketleme artık arka uç fiyatıyla değil ön uç fiyatıyla satılıyor.

Bu fiyatın marja nasıl yansıyacağı sermaye yoğunluğuyla ilgilidir. Bir EUV litografi aracı 150 milyon doların üzerindedir. CoWoS kapasitesi ise birim kapasite başına daha az sermaye ister. TrendForce’un aktardığı görüş, ileri paketleme marjının zamanla ileri süreç seviyesine yaklaşabileceğidir. TSMC’nin açıkladığı "ortalamanın hafif altında, ortalamaya yaklaşıyor" ifadesi bu görüşle uyumludur. Gelir payındaki iki yıllık artış da paketlemenin TSMC için ayrı bir kâr kaynağına dönüştüğünü gösterir.

Çip başına maliyet tarafında rakamlar daha belirsizdir. Silicon Analysts’in ikincil bir maliyet rehberi, CoWoS-S için H100 sınıfı bir çipte yaklaşık 750 dolar, CoWoS-L için B200 sınıfı bir çipte yaklaşık 1.100 dolar paketleme maliyeti verir. Bu rakamlar doğrulanmamıştır ve yalnızca büyüklük sırası olarak okunmalıdır. Bernstein ise Rubin sınıfı bir işlemcide CoWoS maliyetini 900-1.000 dolar, Intel EMIB maliyetini birkaç yüz dolar olarak tahmin eder.

Sermaye harcaması kaleminin tuzağı

TSMC paketleme yatırımını ayrı bir kalem olarak açıklamaz. Dragonomi’nin Ekim 2025 tarihli üçüncü çeyrek notunda 40-42 milyar dolarlık 2025 sermaye harcamasının yaklaşık %70’inin ileri süreçlere, %10-20’sinin ileri paketleme ve teste gittiği aktarılır. TSMC 15 Ocak 2026’daki dördüncü çeyrek görüşmesinde 2026 bandını 52-56 milyar dolar olarak verdi. Dağılım %70-80 ileri süreç, yaklaşık %10 özel teknoloji ve %10-20 "ileri paketleme, test, maske ve diğer" şeklindedir. Yani paketleme, maske üretimiyle aynı satırdadır. Kısa notlarda bu kalemin adı çoğu zaman "ileri paketleme ve test" diye kısaltılır. TSMC’nin paketleme yatırımını tek bir rakama indirgemek ya da %10-20 bandının tamamını paketleme saymak hatalı olur.

Hibrit bağlama (hybrid bonding)

Hibrit bağlama (hybrid bonding), iki kalıbın ya da wafer’ın lehim kullanılmadan, bakır pedlerin doğrudan bakıra ve çevrelerindeki dielektrik yüzeyin doğrudan dielektriğe bağlandığı istifleme yöntemidir. "Hibrit" denmesinin nedeni, aynı arayüzde iki ayrı malzeme bağının aynı anda kurulmasıdır. Önce iki yüzey son derece düz ve temiz hâle getirilir. Yüzeyler oda sıcaklığında temas ettirildiğinde dielektrik katmanlar birbirine yapışır. Ardından ısıl işlemle bakır pedler genleşir ve birbirine kaynar.

2026 itibarıyla yaygın yöntem ise mikrobump ile TC bağlamadır (termokompresyon, ısı ve basınçla bağlama). Kalıplar lehim tümsekleriyle üst üste konur ve bir bağlayıcı makine ısı ve basınç uygulayarak lehimi eritir. Hibrit bağlamada lehim tümseği ortadan kalkar. Bu yüzden bağlantı adımı çok küçülebilir ve katmanlar arasındaki boşluk yok olur. Sonuç hem daha yüksek bağlantı yoğunluğu hem daha ince yığın hem de daha iyi ısı iletimidir.

Süreç neden zor

Hibrit bağlamada belirleyici olan, yüzeyin temizliği ve düzlüğüdür. Besi ve Applied Materials’ın IMAPS’te 2023’te yayımlanan çalışması dört koşul sayar. Temiz oda, ISO 14644 sınıflamasında ISO 6 civarında olmalıdır. Bağlayıcı makinenin içinde ayrıca parçacık kontrolü gerekir. Hizalama doğruluğu, üretilen parçaların neredeyse tamamını kapsayan 3σ ölçüsünde ped boyutunun 0,25 katından iyi olmalıdır. Bakır pedlerin dielektrik yüzeyin altında kalma derinliği, yani çukurlaşma (recess) da kontrol edilmelidir. Mikron ölçekli tek bir parçacık bile yerel temas kaybı ve büyük bir boşluk yaratabilir. Adeia, aynı yıl bir test aracında %98 boşluksuz verim bildirdi. imec, ECTC 2024’te kalıptan wafer’a (die-to-wafer) bakır-bakır bağlamada 2 µm ped adımı gösterdi.

Bu gereksinim zinciri ekipman pazarını da şekillendirir. Parçacık ve yüzey kusuru tespiti kalite sorununun merkezine oturduğu için süreç kontrol ve denetim araçlarına talep artar. KLA’nın ileri paketlemedeki pay kazanımı bu zeminde okunmalıdır.

HBM’de neden ertelendi

Uzun süre hibrit bağlamanın HBM4 ile kaçınılmaz olacağı söylendi. Bir standart kararı bunu öteledi. ZDNet Korea’nın Mart 2024’te aktardığına göre JEDEC, HBM4’te 12 ve 16 katlı yığınlar için paket yüksekliği sınırını 720 µm’den 775 µm’ye çıkardı. Bu ek 55 µm, 16 katlı HBM4’ün mikrobump ve TC bağlamayla yapılabilmesine yetti. DIGITIMES’ın Mart 2026 haberine göre sonraki kuşaklar için 825-900 µm ve üstü sınırlar tartışılıyor. Bu durumda HBM’de hibrit bağlama için en erken gerçekçi nokta 16 katlı HBM4E ya da 20 katlı yığınlardır.

Bu ertelemenin izleri sipariş verisinde görülür. TrendForce’un 9 Haziran 2026 haberine göre SK hynix, HBM4 üretimini hızlandırmak için Hanmi Semiconductor’a 44,2 milyar won tutarında TC Bonder 4.5 GRIFFIN siparişi verdi. Tutar Hanmi’nin 576,68 milyar wonluk 2025 satışlarının %7,66’sına denk gelir ve yaklaşık 15 makineye karşılık geldiği tahmin edilir. The Elec’in daha önceki bir haberine göre SK hynix ASMPT’ye de yaklaşık 30 milyar won değerinde 7 sistem sipariş etmişti. ASMPT siparişine dair bilgi tek kaynaklıdır. TC bağlayıcı pazarı sipariş bazlı ve az oyunculudur. Hanmi ile Hanwha Semitech arasındaki patent davası da sürmektedir.

Talep şimdilik mantık tarafından geliyor

Hibrit bağlama ekipmanına talep şimdilik mantık kalıplarının 3D istiflenmesinden geliyor. Bits&Chips’in aktardığına göre Besi’nin 2026 birinci çeyrek siparişleri 269,7 milyon euro ile yıllık bazda iki katından fazla arttı. Geliri %28,3 artışla 184,9 milyon euroya çıktı ve hibrit bağlama müşteri sayısı 20’ye ulaştı. Besi ikinci çeyrek için çeyreklik bazda %30-40 gelir artışı öngördü. Applied Materials 2025’te Besi’nin yaklaşık %9’unu alarak en büyük hissedarı oldu. TSPA Semiconductor’ın derlemesine göre SK hynix, Mart 2026 sonunda Applied Materials ve Besi’nin birlikte geliştirdiği seri üretim hibrit bağlama sisteminden ilk siparişini verdi. Bu bilgi doğrulanmamıştır.

TSMC’nin SoIC yol haritası mantık tarafındaki ilerlemenin ölçüsünü verir. TrendForce’un Nisan ve Mayıs 2026’da aktardığı sempozyum verilerine göre SoIC bağlama adımı, 2 nm sınıfı N2 kuşağında 2028’de 6 µm’ye, 1,4 nm sınıfı A14 kuşağında 4,5 µm’ye inecek. A14 kalıbının A14 kalıbı üzerine bağlandığı SoIC, N2 üzerine N2 bağlamaya göre 1,8 kat kalıptan kalıba giriş-çıkış yoğunluğu sağlayacak (2029). Kaynaklar 6 µm hedefinin tarihi konusunda çelişkilidir, bazıları 2025 der. Buradaki yoğunluk kazancı, bağlama adımının küçülmesinden ve iki kalıbın aynı kuşaktan eşleşmesinden gelir.

Paket boyutu ürün mimarisini nasıl belirliyor

Paket büyüdükçe en büyük düşman ısıl genleşme farkıdır. Silikon, organik taban ve bakır ısındıklarında farklı oranlarda genleşir. Bu farka CTE uyumsuzluğu (coefficient of thermal expansion, ısıl genleşme katsayısı) denir. Paket büyüdükçe uyumsuzluk çarpılmaya (warpage) ve bağlantı kopmalarına yol açar.

Bunun bilinen vakası Nvidia Blackwell’in 2024’teki gecikmesidir. SemiAnalysis’in analizine göre GPU kalıpları, LSI köprüleri, RDL ara katman ve ana taban arasındaki CTE uyumsuzluğu çarpılma ve paket arızası yarattı. Köprü kalıpları ve en üstteki global yönlendirme metal katmanları yeniden tasarlandı. Nvidia CEO’su Jensen Huang Ekim 2024’te kusurun "tamamen Nvidia’nın hatası" olduğunu söyledi. Ayrıntılı mekanizma Nvidia ya da TSMC tarafından resmî olarak doğrulanmadı ve analist çıkarımı olarak kalıyor.

Paket boyutu ürünün kaç kalıptan oluşacağını da geriye doğru belirler. Rubin GPU yaklaşık 5,5 retikül boyutundadır. TrendForce’un Nisan 2026 haberine göre bu boyutta bir paketten 12 inçlik bir wafer üzerine yalnızca yaklaşık 7, en kötü durumda 4 birim sığar. Commercial Times kaynaklı bir TrendForce haberine göre Rubin Ultra için söylentideki 4 kalıplı tasarım yaklaşık 7,5-8 retikül demektir ve verim ile maliyet açısından zordur. Bu tahmin tek kaynaklıdır. 2 kalıplı Rubin’in 5,5 retikül olması, 4 kalıplı bir paketin daha büyük bir sınıfa düşebileceğini düşündürür. Aynı habere göre TSMC’nin planlaması 2 kalıplı mimariye odaklı (CoWoS-L, 3 nm sınıfı N3P, 2027 lansmanı). 16 HBM4E yığını söylentisi doğrulanmadı. Kalıp sayısını böylece paketleme hattının sınırları da belirler.

TSMC’nin yol haritası yine de büyümeyi sürdürüyor. Nisan 2026 sempozyumunda seri üretimdeki 5,5 retikül CoWoS için %98 üstü verim aktarıldı. Plan 2028’de 14 retikül (yaklaşık 10 hesaplama kalıbı ve 20 HBM), 2029’da 14 retikülün üstü ve 24 HBM’e kadar çıkmak. 2025’te duyurulan 9,5 retikül ve 12 HBM hedefi böylece 2026’da 14 retikül ve 20 HBM’e yükseltilmiş oldu. Daha uzak hedef wafer ölçekli pakettir. SemiEngineering’in aktardığına göre TSMC 40 retikülün üstündeki System-on-Wafer (SoW-X) için 2029’da 64 HBM yığını (16 CoWoS modülü) hedefliyor. Yığın başına 64 GB varsayımıyla bu, tek pakette yaklaşık 4 TB HBM demektir.

Aynı sempozyumda TSMC, silikon fotonik tarafındaki COUPE platformunda 200 Gb/s mikro halka modülatörün 2026’da üretimde olduğunu söyledi. COUPE-on-substrate eş paketli optik (CPO) üretiminin de 2026’da başlayacağı aktarıldı. Optik bağlantılar da böylece paketin içine giriyor.

Panel seviyesinde paketleme (PLP, CoPoS)

Panel seviyesinde paketleme (PLP, panel-level packaging), ara katman ya da yeniden dağıtım katmanlarının yuvarlak wafer yerine dikdörtgen büyük panellerde işlenmesidir. PLP’nin temel kazancı yüzey kullanımıdır. Rubin örneğindeki gibi 5,5 retikül büyüklüğünde dikdörtgen paketler yuvarlak bir wafer’a yerleştirildiğinde kenarlarda büyük alan boşa gider. Paket büyüdükçe wafer başına sığan birim sayısı hızla düşer. Dikdörtgen panel bu kaybı azaltır ve birim başına maliyeti de buradan düşürür.

TSMC’nin panel yaklaşımının adı CoPoS’tur (Chip-on-Panel-on-Substrate). TrendForce’un Nisan 2026 ve DIGITIMES’ın Şubat 2026 haberlerine göre CoPoS 310 x 310 mm panel formatını kullanıyor. Şubat ayından itibaren araçlar Ar-Ge ekiplerine teslim ediliyor, pilot hattın Haziran 2026’ya kadar tamamlanması hedefleniyor ve seri üretim 2028-2029’da bekleniyor. Panel büyüdükçe çarpılma yine seri üretimin önündeki en büyük engel olarak öne çıkıyor.

Panel boyutunda henüz bir standart yok. DIGITIMES’ın Şubat 2026 haberine göre ASE Technology 600 x 600 mm formattan vazgeçip TSMC’nin etkisiyle 310 x 310 mm’ye hizalandı. ASE Technology’nin 2026 birinci çeyrek görüşmesinde belirttiğine göre tam otomatik pilot hat kuruldu, müşteri kalifikasyonu başladı ve küçük hacimli üretim 2027’de bekleniyor. Powertech (PTI) ise 510 x 515 mm formatı savunuyor. Bu formatın AMD ve Broadcom’dan destek aldığı bildirildi. Powertech 43,3 milyar Tayvan doları yatırım yapıyor ve seri üretimi 2027’nin ilk yarısında hedefliyor. Format bölünmesi araç tedarikçilerini de bölüyor, çünkü her format ayrı taşıma, kaplama ve denetim ekipmanı ister. Applied Materials, NEXX satın alımıyla panel seviyesi paketleme yetkinliğini genişletti. Lam Research de panel çözümlerine yatırım yapıyor.

Cam çekirdek ve takvim kaymaları

Panelin doğal tamamlayıcısı cam çekirdekli tabandır. Cam, organik tabana göre daha düz kalır ve TGV ile delinebilir. Ancak bu alandaki takvimlerin neredeyse hepsi kaydı. Tom's Hardware’in derlemesine göre Intel 2023’te vaat ettiği cam çekirdekli tabanı hâlâ ticari bir ürüne koymadı. Teknoloji patent lisanslama ve demo aracına döndü, kendi kullanımı ise 2030 civarına kaydı. SKC’nin iştiraki Absolics, Georgia’daki tesisini Mart 2026’da tamamladığını açıkladı (600 milyar wonun üzerinde yatırım). Numuneler Tayvan’da paket seviyesinde güvenilirlik testinde. Oysa ilk seri üretim planı 2024’ün ilk yarısıydı. Samsung Electro-Mechanics ile Dongwoo’nun ortak girişimi ilk üretimi 2027’nin ikinci yarısında hedefliyor. SEMI sınırlı hacmi 2028 civarında bekliyor. DNP ise 510 x 515 mm formatlı bir pilot hat kurdu.

Camın maliyet avantajı da tartışmalıdır. arXiv’de 2025’te yayımlanan bir çalışma cam ara katmanın silikondan yaklaşık 8 kat ucuz olduğunu öne sürer. Georgia Tech’in 2012’deki iddiası ise wafer formatında 2 kat, panel formatında 10 kat ucuzluk yönündeydi. Fark, karşılaştırmaya hangi metal katmanların ve tasarım kurallarının dahil edildiğine bağlıdır. Haziran 2026 itibarıyla cam çekirdek seri üretime girmemiş bir yatırım anlatısıdır.

Taban, test ve kapasite darboğazları

CoWoS kapasitesi en çok konuşulan darboğazdır, ama tek darboğaz değildir.

İlki paket tabanıdır. Counterpoint’e göre T-glass (yüksek mukavemetli cam elyaf kumaşı) kıtlığı ABF taban üretimini kısıtlıyor. Japon Nittobo’nun sınırlı kapasite genişlemesi nedeniyle rahatlama en erken 2026’nın ikinci yarısında, yeni kapasite ise 2027’de bekleniyor. Nvidia’nın tabanı tamamen kaldırıp paketi doğrudan platform kartına bağlayan CoWoP (Chip-on-Wafer-on-PCB) denemeleri bu riske karşı bir sigorta olarak konuşuldu. Morgan Stanley ise Rubin ve Rubin Ultra’nın hâlâ ABF kullanacağını belirtti. Kuruma göre PCB hat genişliği ve aralığının ABF’ye yetişmesi için 10 µm’nin altına inmesi gerekiyor. CoWoP bu yüzden kesinleşmiş bir yol değildir.

İkincisi testtir. Büyük kalıplar ve çok kalıplı paketler uzun test süresi ister. Bozuk bir kalıbın pakete girmesi pahalı iyi kalıpları da kaybettirir. ASE Technology 2025 üçüncü çeyrek görüşmesinde testin montajdan hızlı büyüdüğünü, paketleme ve test kullanım oranının %70’in üstünde olduğunu söyledi. Şirkete göre LEAP ve geleneksel ileri paketleme hatları tam doluydu. 2026 birinci çeyreğinde ise makine ve ekipman bütçesine 600 milyon dolar ekledi ve bunun büyük kısmını 2027’de devreye girecek wafer sort (wafer üzerinde kalıp testi) kapasitesine ayırdı. Darboğazın bir kısmı montajdan teste kayıyor.

Üçüncüsü bellek arzıdır. Dragonomi’deki Morgan Stanley’nin Micron notu, HBM’nin "trade ratio"sunu, yani bir HBM bitinin standart DRAM’e göre ne kadar fazla silikon tükettiğini anlatır. İleri paketlemenin ek süreç adımları ve temiz oda gereksinimi aynı wafer’dan daha az bit çıkmasına yol açar. Micron bu nedenle çok yıllık tedarik taahhütleriyle ilerliyor. Paketleme kapasitesi böylece DRAM arzını da kısıtlayan bir unsur hâline geliyor.

Kapasite tahminleri neden bu kadar dağınık

TSMC resmî bir aylık CoWoS wafer rakamı vermez. Şirketin söylediği tek şey CoWoS ve SoIC kapasitesinin 2022-2027 arasında %80’in üstünde bileşik büyüme gösterdiğidir. 2026 sonu için dolaşan tahminler bu yüzden çok dağınıktır. DIGITIMES ayda yaklaşık 88 bin, JPMorgan yaklaşık 95 bin, Morgan Stanley 120-130 bin wafer verir. Bazı tahminler OSAT’lardaki CoWoS benzeri kapasiteyi dahil eder, bazıları etmez. Rakamları karşılaştırırken önce bu tanım kontrol edilmelidir.

Müşteri tahsisi rakamları daha da zayıftır. itiger’in derlediği verilere göre Nvidia 2026’da TSMC CoWoS kapasitesinin yarısından fazlasını ayırtmıştır. Onu Google TPU ve Meta ASIC’leri üzerinden Broadcom ve ardından AMD izler. TrendForce Şubat 2025’te Nvidia’nın 2025 CoWoS-L kapasitesinin yaklaşık %70’ini aldığını bildirmişti. Wafer bazındaki tahsis rakamları kaynaklar arasında %30’a varan sapma gösterdiği için güvenilir olan yalnızca sıralamadır.

TSMC, CoWoS akışının bir kısmını OSAT’lara da veriyor. ASE Technology ve SPIL ile Amkor, TSMC lisansıyla paketin taban adımını (WoS) üstleniyor. 2026’nın ikinci yarısından itibaren ASIC dışı bazı ürünlerde tam akışlı CoWoS siparişlerinin ASE grubuna kayacağı aktarılıyor. ASE Technology’nin kendi etiketiyle LEAP (Leading-edge Advanced Packaging, öncü ileri paketleme) hattı bu işi temsil eder. Şirket LEAP gelir beklentisini 2026 için 3,5 milyar doların üstüne çıkardı (yaklaşık %10 artış). Tam süreç LEAP’ın 2026’da yaklaşık 300 milyon dolar getireceğini söyledi. LEAP hatları büyük bloklar hâlinde kurulduğu için kapasite devreye girerken geçici amortisman baskısı da yaratıyor.

Ekipman üreticileri ve dökümhanelerin yeni geliri

İleri paketleme ekipman şirketleri için son birkaç yılın en hızlı büyüyen gelir kalemi oldu. Üç büyük üretici 2026 için aynı büyüklükte büyüme veriyor.

Applied Materials Mayıs 2026 görüşmesinde 2026 takvim yılında ekipman pazarındaki büyümenin %80’inden fazlasının ileri mantık, DRAM ve ileri paketlemeden geleceğini söyledi. Şirkete göre tablo 2027’de de benzer olacak. 2025’in yataya yakın geçmesi, 2026 sıçramasının düşük bir tabandan geldiğini gösterir. Lam Research beklentisini Nisan 2026’da yükseltti.

KLA rakamlarında bir tutarsızlık var. KLA’nın Nisan 2026 görüşmesinde ileri paketleme süreç kontrol geliri 2025 için 635 milyon dolar, 2026 için yaklaşık 1 milyar dolar olarak verildi ve pazar payının 14 puan artışla %70’e yaklaştığı söylendi. Ekim 2025 notunda ise "2025’te 925 milyon doların üstü" rakamı geçiyordu. İki rakam muhtemelen farklı tanımlara aittir. KLA 2026 WFE pazarını 140 milyar doların üstünde görüyor. Ocak 2026’da ise çekirdek WFE’yi 120 milyar doların üstünde, ileri paketleme dahil toplam pazarı 130 milyar dolar ortası olarak çerçevelemişti. Yani KLA dilinde WFE rakamına ileri paketleme araçları dahil edilebiliyor. Şirketler arası WFE kıyasında bu kapsam farkı sonucu değiştirir.

Intel ve köprü yolu

Intel Foundry’nin ilk anlamlı dış geliri, ön uç üretimden önce paketlemeden geliyor. Intel Ocak 2026 görüşmesinde EMIB-T talebinin beklenenden çok güçlü olduğunu ve bazı fırsatların 1 milyar doları aştığını söyledi. Nisan 2026’daki birinci çeyrek görüşmesinde Foundry geliri 5,4 milyar dolar, dış müşteri geliri 174 milyon dolar oldu. İleri paketleme müşteri birikmiş siparişi ise milyar dolar seviyesinde.

EMIB-T, standart EMIB köprüsüne TSV ekler. Standart EMIB’de güç, taban içinde uzun ve dirençli yollardan taşınır. EMIB-T’de güç köprünün içinden dikey olarak iletilir. Tom's Hardware’in ECTC 2026’dan aktardığı veriler arasında 25 µm bump adımı, 120 x 120 mm paket ve 9 retikülün üstünde boyut yer alıyor. Bu üç değerin aynı pakette birlikte gösterildiği varsayılmamalıdır. Intel EMIB için 2024’te yaklaşık 6 retikül, 2026’da 8 retikül ve 2028’e kadar 12 retikül hedefi veriyor. ECTC 2026’daki 9 retikül üstü değer, bu yol haritasının 2026 hedefini aşan bir gösterim olarak okunmalıdır. Bernstein’ın maliyet tahmini EMIB’i CoWoS’un çok altına koyar, ama EMIB’in dış müşteriler için hacimli üretim sicili henüz yoktur.

Eski düğüm dökümhaneleri

Ara katman ve köprü kalıbı, transistör içermediği için en ileri düğümü gerektirmez. Bu, olgun düğüm dökümhanelerine yeni bir gelir kalemi açtı. UMC’nin 2026 birinci çeyrek görüşmesine göre şirket ileri paketlemede (ara katman, köprü kalıbı ve derin oluklu kapasitör) 10’dan fazla müşteriyle çalışıyor. 2026’da 35’ten fazla tape-out, yani tasarımın üretime teslim edildiği aşama bekliyor. 2025 dördüncü çeyrekte bu beklenti 20’nin üstüydü. Gelirin 2027’de belirgin artması bekleniyor. UMC yönetimi müşteriyle risk paylaşımına açık olduğunu ama alanın henüz erken olduğunu söylüyor. Şirket silikon fotonik CPO için hibrit bağlama ve TSV’yi de değerlendiriyor.